Publication

Journal Papers

  1. J. Lu, Y. Masuda, and T. Ishihara, “Identification of redundant flip-flops using fault injection for low-power approximate computing circuits,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol.E107-A, No.3, pp.540-548, Mar. 2024.
  2. T. Komori, Y. Masuda, and T. Ishihara, “Virtualizing DVFS for Energy Minimization of Embedded Dual-OS Platform,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol.E107-A, No.1, pp.3-15, Jan. 2024.
  3. Y. Masuda, Y. Honda, and T. Ishihara, “Dynamic Verification Framework of Approximate Computing Circuits using Quality-aware Coverage-based Grey-box Fuzzing,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol.E106-A, No.3, pp.514-522, Mar. 2023.
  4. L. Hou, Y. Masuda, and T. Ishihara, “An Accuracy Reconfigurable Vector Accelerator based on Approximate Logarithmic Multipliers for Energy-Efficient Computing,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol.E106-A, No.3, pp.532-541, Mar. 2023.
  5. Y. Masuda, J. Nagayama, T. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto, “Low-Power Design Methodology of Voltage Over-Scalable Circuit with Critical Path Isolation and Bit-Width Scaling,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E105-A, No.3, pp.509-517, Mar. 2022.
  6. T. Komori, Y. Masuda, J. Shiomi, and T. Ishihara, “Approximate Minimum Energy Point Tracking and Task Scheduling for Energy-Efficient Real-Time Computing,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E105-A, No.3, pp.497-508, Mar. 2022.
  7. T. Y. Cheng, Y. Masuda, J. Nagayama, Y. Momiyama, J. Chen, and M. Hashimoto, “Activation-aware Slack Assignment Based Mode-wise Voltage Scaling for Energy Minimization,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E105-A, No.3, pp.518-529, Mar. 2022.
  8. N. Hattori, J. Shiomi, Y. Masuda, T. Ishihara, A. Shinya, and M. Notomi, “Neural Network Calculations at the Speed of Light Using Optical Vector-Matrix Multiplication and Optoelectronic Activation,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences,  Vol. E104-A, No.11,  pp.1477-1487, Nov. 2021.
  9. T. Y. Cheng, Y. Masuda, J. Chen, J. Yu, and M. Hashimoto, “Logarithm-Approximate Floating-Point Multiplier is Applicable to Power-Efficient Neural Network Training,’’ Integration, the VLSI Journal, vol. 74, pp. 19-31, Sep. 2020.
  10. Y. Masuda and M. Hashimoto, “MTTF-aware Design Methodology of Adaptively Voltage Scaled Circuit with Timing Error Predictive Flip-Flop,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E102-A, no. 7, pp. 867-877, July 2019.
  11. Y. Masuda, T. Onoye, and M. Hashimoto, “Activation-aware slack assignment for time-to-failure extension and power saving,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 26, no. 11, pp. 2217-2229, Nov. 2018.
  12. Y. Masuda, T. Onoye, and M. Hashimoto, “Performance evaluation of software-based error detection mechanisms for supply noise induced timing errors,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E100-A, no. 7, pp. 1452-1463, July 2017.

International Conference Papers

  1. T. -F. Chen, Y. Masuda, and T. Ishihara, “A Design Strategy for Processing-in-Memory Accelerators Using Cell-based DRAM,” Proc.  25th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 275 – 280, Mar. 2024.
  2. C. Wang, Y. Masuda, and T. Ishihara, “An optoelectronic pipelined convolutional-RNN architecture for energy-efficient AI accelerator,” Proc.  25th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 14 – 19, Mar. 2024.
  3. T. -F. Chen, Y. Masuda, and T. Ishihara, “A Standard Cell Memory Based on 2T Gain Cell DRAM for Memory-Centric Accelerator Design,” Proc. 36th IEEE International System-On-Chip Conference (SOCC), pp.34-39, Sept. 2023.
  4. Y. Honda, Y. Masuda, and T. Ishihara, “Feedback-tuned fuzzing for accelerating quality verification of
    approximate computing design,” Proc. 29th International Symposium on On-Line Testing and Robust System Design (IOLTS), July 2023.
  5. J. Lu, Y. Masuda, and T. Ishihara, “An Efficient Fault Injection Algorithm for Identifying Unimportant FFs in Approximate Computing Circuits,” Proc. IEEE Design, Automation and Test in Europe Conference (DATE), Apr. 2023.
  6. J. Lu, Y. Masuda, and T. Ishihara, “Importance Evaluation Methodology of FFs for Design Optimization of Approximate Computing Circuits,” Proc.  24th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 20 – 25, Hirosaki, Aomori, Oct. 2022.
  7. T. Komori, Y. Masuda, and T. Ishihara, “DVFS virtualization for energy minimization of mixed-criticality dual-OS platforms,” Proc. 28th IEEE International Conference on Embedded and Real-Time Computing Systems and Applications (RTCSA), pp.128-137, Taipei, Taiwan, Aug. 2022.
  8. N. Hattori, Y. Masuda, T. Ishihara, A. Shinya, and M. Notomi, “Power-Aware Pruning  for Ultrafast, Energy-Efficient, and Accurate Optical Neural Network Design,” Proc. Design Automation Conference (DAC), pp. 1285 – 1290, San Francisco, CA, USA, July 2022.
  9. T. Ichikawa, Y. Masuda, T. Ishihara, A. Shinya, and M. Notomi, “Optoelectronic Implementation of Compact and Power-Efficient Recurrent Neural Networks,” Proc. IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp. 390-393, July 2022.
  10. L. Hou, Y. Masuda, and T. Ishihara, “An Accuracy Reconfigurable Vector Accelerator based on Approximate Logarithmic Multipliers,” Proc. Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 568 – 573, Jan. 2022.
  11. K. Yoshisue, Y. Masuda, and T. Ishihara, “Dynamic Verification of Approximate Computing Circuits using Coverage-based Grey-box Fuzzing,” Proc. 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design (IOLTS), June 2021 (On-line).
  12. T. Komori, Y. Masuda, J. Shiomi, and T. Ishihara, “Integration of Minimum Energy Point Tracking and Soft Real-Time Scheduling for Edge Computing,” Proc. IEEE International Symposium on Quality Electronic Design (ISQED), pp. 300 – 306, Apr. 2021 (On-line).
  13. L. Hou, Y. Masuda, and T. Ishihara, “An Accuracy Reconfigurable Multiply-Accumulate Unit Based on Operand-Decomposed Mitchell’s Multiplier,” Proc. 23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 68-73, Mar. 2021 (On-line).
  14. N. Hattori, Y. Masuda, T. Ishihara, J. Shiomi, A. Shinya, and M. Notomi, “Optical-electronic implementation of artificial neural network for ultrafast and accurate inference processing,” Proc. AI and Optical Data Sciences II. International Society for Optics and Photonics, Mar. 2021 (On-line).
  15. Y. Masuda, J. Nagayama, T. Y. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto, “Critical Path Isolation and Bit-Width Scaling Are Highly Compatible for Voltage Over-Scalable Design,” Proc. IEEE Design, Automation and Test in Europe Conference (DATE), pp. 1260-1265, Feb. 2021 (On-line).
  16. T. Y. Cheng, Y. Masuda, J. Nagayama, Y. Momiyama, J. Chen, and M. Hashimoto, “Mode-wise Voltage-scalable Design with Activation-aware Slack Assignment for Energy Minimization,” Proc. Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 284-290, Jan. 2021 (On-line).
  17. Y. Masuda, J. Nagayama, T. Y. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto, “Variation-Tolerant Voltage Over-Scalable Design with Critical Path Isolation and Bit-Width Scaling,” International Workshop on Logic & Synthesis (IWLS), pp.136-142, July 2020 (On-line).
  18. K. Kiyawat, Y. Masuda, J. Shiomi, and T. Ishihara, “Real-time Minimum Energy Point Tracking Using a Predetermined Optimal Voltage Setting Strategy,” Proc. IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp.415-421, July 2020 (On-line).
  19. T. Ishihara, J. Shiomi, N. Hattori, Y. Masuda, A. Shinya, and M. Notomi, “An Optical Neural Network Architecture based on Highly Parallelized WDM-Multiplier-Accumulator,” Proc. IEEE/ACM Workshop on Photonics-Optics Technology Oriented Networking, Information and Computing Systems (PHOTONICS), Denver, CO, USA, pp. 15-21, Nov. 2019.
  20. Y. Masuda, J. Nagayama, H. Takeno, Y. Ogawa, Y. Momiyama, and M. Hashimoto, “Comparing voltage adaptation performance between replica and in-situ timing monitors,” Proc. 2018 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), San Diego, USA, Nov. 2018.
  21. M. Hashimoto and Y. Masuda, “MTTF-aware design methodology for adaptive voltage scaling,” Proc. China Semiconductor Technology International Conference (CSTIC 2018), Shanghai, China, Mar. 2018. (invited paper)
  22. Y. Masuda and M. Hashimoto, “MTTF-aware design methodology of error prediction based adaptively voltage-scaled circuits,” Proc. 23rd Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 159-165, Jeju, Korea, Jan. 2018.
  23. Y. Masuda, M. Hashimoto, and T. Onoye, “Critical path isolation for time-to-failure extension and lower voltage operation,” Proc. 2016 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Austin, Texas, USA, Nov. 2016.
  24. Y. Masuda, M. Hashimoto, and T. Onoye, “Hardware-simulation correlation of timing error detection performance of software-based error detection mechanisms,” Proc. 2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design (IOLTS), pp. 84-89, Catalonia, Spain, July 2016.
  25. Y. Masuda, M. Hashimoto, and T. Onoye, “Measurement of timing error detection performance of software-based error detection mechanisms and its correlation with simulation,” ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Santa Rosa, California, USA, March 2016.
  26. Y. Masuda, M. Hashimoto, and T. Onoye, “Performance evaluation of software-based error detection mechanisms for localizing electrical timing failures under dynamic supply noise,” Proc. 2015 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), pp. 315-322, Austin Texas, USA, Nov. 2015.
  27. S. Iizuka, Y. Masuda, M. Hashimoto, and T. Onoye, “Stochastic timing error rate estimation under process and temporal variations,” Proc. 2015 IEEE International Test Conference (ITC), Anaheim, California, USA, Sep. 2015.

Domestic Conference Papers

  1. 本多 佑成，増田豊，石原亨, “計算品質を考慮した適者生存戦略に基づき近似計算の品質検証を高速化するファジングテスト手法,” 第248回ARC・第205回SLDM・第65回EMB合同研究発表会（ETNET2024), 郷ノ浦町,  2024年3月.
  2. 陳岱鋒，増田豊，石原亨, “Gain-Cell構造に基づく完全合成可能なスタンダードセルベースDRAM,” 情報処理学会DA シンポジウム, pp. 221 – 227, 2023 年9 月.
  3. 小森工，増田豊，石原亨, “RISC-V プロセッサにおける軽量デュアル OS 実行支援機構,” 第244回ARC・第202回SLDM・第62回EMB合同研究発表会 (ETNET2023), 天城町, 2023年3月.
  4. 本多 佑成，増田豊，石原亨, “近似計算の品質検証に向けたファジングのフィードバック調整手法の一検討 ,” 第244回ARC・第202回SLDM・第62回EMB合同研究発表会 (ETNET2023), 天城町,  2023年3月.
  5. 陸 佳萱，増田豊，石原亨, “近似計算回路の低消費電力化に向けた故障挿入を用いた冗長なフリップフロッ プの特定,” 電子情報通信学会 VLSI 設計技術研究会, pp. 167 – 172, 那覇, 2023年3月.
  6. 香村 祐樹, 増田 豊, 石原 亨, “ファジングを用いた近似コンピューティング回路のハードウェアトロイ検出,” 第199回SLDM研究発表会, 京都, 2022年11月 (ポスター発表).
  7. 市川大生, 増田豊, 石原亨, 新家昭彦, 納富雅也, “省面積と低電力を両立する光電融合RNN アーキテクチャ,” 第35 回回路とシステムワークショップ論文集, pp. 412 – 417, 北九州, 2022 年8 月.
  8. 陸 佳萱，増田豊，石原亨, “近似コンピューティング回路の設計最適化に向けた計算重要度評価技術,” 第195回SLDM研究発表会, 2021年10月 (オンライン、ポスター発表).
  9. 熊谷 僚太，増田豊，石原亨, “ファジングと高位合成を用いた近似コンピューティング回路のタイミング検証手法,” 第195回SLDM研究発表会, 2021年10月 (オンライン、ポスター発表).
  10. 本多 佑成，増田豊，石原亨, “近似コンピューティング回路の品質検証を高速化するファジングテスト法,” 第195回SLDM研究発表会, 2021年10月 (オンライン、ポスター発表).
  11. 小森工，増田豊，石原亨, “デュアルOSと仮想化DVFSによるミックスドクリティカルシステムの消費エネルギー最小化,” 情報処理学会DA シンポジウム, pp. 15 – 23, 2021 年9 月 (オンライン).
  12. 小森工, 増田豊, 塩見準, 石原亨, “タスクのリアルタイム応答を保証する近似最小エネルギー点追跡,” 第34 回回路とシステムワークショップ論文集, pp. 178 – 183, 2021 年8 月 (オンライン).
  13. 吉末和樹，増田豊，石原亨，“ファジングを用いた近似コンピューティング回路の品質検証手法の一検討,” デザインガイア，2020年11月 (オンライン)．
  14. 増田豊, 長山準, 鄭泰禹, 石原亨, 籾山陽一, 橋本昌宜, “クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法,” 情報処理学会DA シンポジウム, pp. 44-51, 2020年9 月 (オンライン).
  15. 服部直樹, 増田豊, 石原亨, 塩見準, 新家昭彦, 納富雅也, “集積ナノフォトニクスに基づく光ニューラルネットワークを対象とした回路アーキテクチャ探索,” 第33回 回路とシステムワークショップ論文集, pp. 10-15, 2020年8月 (オンライン).
  16. 富山葉月, 増田豊, 石原亨, “遅延故障に起因する回路寿命分布の確率的高速推定手法,” 信学技報, vol. 119, no. 443, VLD2019-113, HWS2019-86, pp. 113-118, 2020年3月(オンライン).
  17. 服部直樹, 増田豊, 石原亨, 塩見準, 新家昭彦, 納富雅也, “ニューラルネットワークの集積ナノフォトニクス実装に適した回路構造探索,” 信学技報, vol. 119, no. 443, VLD2019-137, HWS2019-110, pp. 251-256, 2020年3月 (オンライン).
  18. 富山葉月，増田豊，石原亨，“待ち行列理論を用いた確率的回路寿命推定シミュレータの高速化,” 電気関係学会関西連合大会, 大阪, 2019年11月.
  19. 西孝将, 増田豊, 橋本昌宜, “FPGA を用いた動的電源ノイズ下でのエラー予告FF の動作検証,” 電子情報通信学会総合大会, p. 60, 東京, 2019 年3 月.
  20. 増田豊, 長山準, 武野紘宜, 小川芳正, 籾山陽一, 橋本昌宜, “エラー予告FF とレプリカの電圧マージン制御性能の定量的比較,” 情報処理学会DA シンポジウム, pp. 136-141, 加賀, 2018 年8 月. (同シンポジウムにおいて，同内容でポスターも発表)
  21. 佐藤雅紘, 増田豊, 橋本昌宜, “過電圧スケーリングを用いた不正確計算による消費電力削減の検討,” 電子情報通信学会VLSI 設計技術研究会, pp. 205-210, 沖縄, 2018 年2 月.
  22. 増田豊, 橋本昌宜, “エラー予告ベース適応的電圧制御のMTTF 考慮設計手法,” 情報処理学会DA シンポジウム, pp. 139-144, 加賀, 2017 年8 月.
  23. 増田豊, 尾上孝雄, 橋本昌宜, “低電圧・長寿命動作に向けたクリティカルパス・アイソレーション手法,” 情報処理学会DA シンポジウム, pp. 32-37, 加賀, 2016 年9 月.               (同シンポジウムにおいて，同内容でポスターも発表)
  24. 佐藤雅紘, 増田豊, 飯塚翔一, 尾上孝雄, 橋本昌宜, “確率的回路寿命予測手法の計算安定性と確率取り扱いの妥当性に関する考察,” 情報処理学会DA シンポジウム, pp. 38-43, 加賀, 2016 年9 月.
  25. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因タイミング故障のデバッグにおけるC 言語ベース故障検出手法の有効性評価,” 情報処理学会DA シンポジウム, pp. 193-198, 加賀, 2015 年8 月.
  26. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因電気的故障を対象としたソフトウェアベース高速エラー検出手法の性能評価,” 情報処理学会DA シンポジウム, pp. 203-208, 下呂, 2014 年8 月.

Miscs

  1. T. -F. Chen, Y. Masuda, and T. Ishihara, “Processing-in-Memory Accelerator Design with a Fully Synthesizable Cell-based DRAM,” University Fair of DATE2024, Mar. 2024.
  2. T. -F. Chen, T. Komori, Y. Masuda, and T. Ishihara, “Dual-OS-based DVFS on a RISC-V Hardware Platform for Energy Efficient Real time Computing,” Workshop 07 – Enabling rapid and sustainable RISC-V based research using open source HW and SW of DATE2024, Mar. 2024.
  3. 増田豊, “ポストムーア時代を切り拓く設計検証技術,” 第8回NCESシンポジウム, 名古屋, 愛知, 2022年10月.
  4. T. Komori, Y. Masuda, and T. Ishihara, “DVFS Virtualization for Energy Minimization of Mixed-Criticality Dual-OS Platforms,” Work-in-Progress (WIP) sessions at Design Automation Conference (DAC), San Francisco, CA, USA, July 2022.
  5. L. Hou, Y. Masuda, and T. Ishihara, “An Accuracy Reconfigurable Vector Accelerator based on Approximate Logarithmic Multipliers,” 電子情報通信学会 VLSI 設計技術研究会, 2022年3月 (記念講演).
  6. 増田豊, “博士後期課程修了後、アカデミックポジションに就職するキャリアについて,” IEEE Kansai YP 第3 回博士課程のキャリアについて語る会, 2021 年9 月(招待講演、オンライン).
  7. 小森工，増田豊，塩見準，石原亨, “リアルタイムシステムにおけるプロセッサの最小エネルギー点追跡手法,” LSI とシステムのワークショップ, 2021年5月 (ポスター発表、オンライン).
  8. 増田豊, “集積回路の潜在能力を100%引き出す設計技術,” 情報処理学会第83 回全国大会 IPSJ-ONE 2021, 2021 年3 月 (招待講演、オンライン).
  9. T. Cheng, Y. Masuda, J. Nagayama, Y. Momiyama, J. Chen, and M. Hashimoto, “Mode-Wise Voltage-Scalable Design with Activation-Aware Slack Assignment for Energy Minimization,” 電子情報通信学会 VLSI設計技術研究会, March 2021 (記念講演、オンライン).
  10. 増田豊, “ポストムーア時代に向けた回路設計検証技術,” 第7回NCESシンポジウム, 2020年12月(オンライン).
  11. T. Ishihara, J. Shiomi, Y. Masuda, and R. Matsuo, “EEC: Energy Efficient Computing via Dynamic Voltage Scaling and In-Network Optical Processing,” University Booth at DATE 2020, France, Mar. 2020.
  12. 服部直樹, 増田豊, 石原亨, “集積ナノフォトニクスに基づく光ニューラルネットワーク,” ET&IoT Technology 2019, 横浜, 2019年11月.
  13. 富山葉月, 増田豊, 石原亨, “確率的回路寿命推定シミュレータの高速化,” ET&IoT Technology 2019, 横浜, 2019年11月.
  14. 増田豊, 情報処理学会 研究会推薦博士論文速報, 2019年8月 URL: https://www.ipsj.or.jp/magazine/hakase/2018/SLDM01.html
  15. J. Nagayama, Y. Masuda, M. Takeshige, Y. Ogawa, M. Hashimoto, and Y. Momiyama, “Activation-Aware Slack Assignment (ASA) for Mode-Wise Power Saving in High-End ISP,” Design Automation Conference, Designer/IP Track, June 2019.
  16. 増田豊, 橋本昌宜, “性能ばらつきを克服する適応的電圧制御の設計と製造後テスト手法,” 電子情報通信学会LSI とシステムのワークショップ, 東京, 2018 年5 月.
  17. Y. Masuda and M. Hashimoto, “Design and test of adaptively voltage scaled circuits,” SIGDA Student Research Forum at 23rd Asia and South Pacific Design Automation Conference (SRF at ASP-DAC), Jeju, Korea, Jan. 2018.
  18. 増田豊, 橋本昌宜, 尾上孝雄, “マージンの最小化に向けた適応的速度制御の設計と性能評価,” STARCフォーラム2015, 横浜, 2015 年11 月.
  19. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因電気的故障を対象としたソフトウェアベース高速エラー検出手法の性能評価,” STARC シンポジウム2015, 横浜. 2015 年1 月.