Publication

Journal Papers

  1. Y. Masuda and M. Hashimoto, “MTTF-aware Design Methodology of Adaptively Voltage Scaled Circuit with Timing Error Predictive Flip-Flop,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E102-A, no. 7, pp. 867-877, July 2019.
  2. Y. Masuda, T. Onoye, and M. Hashimoto, “Activation-aware slack assignment for time-to-failure extension and power saving,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 26, no. 11, pp. 2217-2229, Nov. 2018.
  3. Y. Masuda, T. Onoye, and M. Hashimoto, “Performance evaluation of software-based error detection mechanisms for supply noise induced timing errors,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E100-A, no. 7, pp. 1452-1463, July 2017.

International Conference Papers

  1. Y. Masuda, J. Nagayama, H. Takeno, Y. Ogawa, Y. Momiyama, and M. Hashimoto, “Comparing voltage adaptation performance between replica and in-situ timing monitors,” Proc. 2018 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), San Diego, USA, Nov. 2018.
  2. M. Hashimoto and Y. Masuda, “MTTF-aware design methodology for adaptive voltage scaling,” Proc. China Semiconductor Technology International Conference (CSTIC 2018), Shanghai, China, Mar. 2018. (invited paper)
  3. Y. Masuda and M. Hashimoto, “MTTF-aware design methodology of error prediction based adaptively voltage-scaled circuits,” Proc. 23rd Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 159-165, Jeju, Korea, Jan. 2018.
  4. Y. Masuda, M. Hashimoto, and T. Onoye, “Critical path isolation for time-to-failure extension and lower voltage operation,” Proc. 2016 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Austin, Texas, USA, Nov. 2016.
  5. Y. Masuda, M. Hashimoto, and T. Onoye, “Hardware-simulation correlation of timing error detection performance of software-based error detection mechanisms,” Proc. 2016 IEEE 22nd International Symposium on On-Line Testing and Robust System Design (IOLTS), pp. 84-89, Catalonia, Spain, July 2016.
  6. Y. Masuda, M. Hashimoto, and T. Onoye, “Performance evaluation of software-based error detection mechanisms for localizing electrical timing failures under dynamic supply noise,” Proc. 2015 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), pp. 315-322, Austin Texas, USA, Nov. 2015.
  7. S. Iizuka, Y. Masuda, M. Hashimoto, and T. Onoye, “Stochastic timing error rate estimation under process and temporal variations,” Proc. 2015 IEEE International Test Conference (ITC), Anaheim, California, USA, Sep. 2015.

Domestic Conference Papers

  1. 増田豊, 長山準, 武野紘宜, 小川芳正, 籾山陽一, 橋本昌宜, “エラー予告FF とレプリカの電圧マージン制御性能の定量的比較,” 情報処理学会DA シンポジウム, pp. 136-141, 加賀, 2018 年8 月. (同シンポジウムにおいて,同内容でポスターも発表)
  2. 佐藤雅紘, 増田豊, 橋本昌宜, “過電圧スケーリングを用いた不正確計算による消費電力削減の検討,” 電子情報通信学会VLSI 設計技術研究会, pp. 205-210, 沖縄, 2018 年2 月.
  3. 増田豊, 橋本昌宜, “エラー予告ベース適応的電圧制御のMTTF 考慮設計手法,” 情報処理学会DA シンポジウム, pp. 139-144, 加賀, 2017 年8 月.
  4. 増田豊, 尾上孝雄, 橋本昌宜, “低電圧・長寿命動作に向けたクリティカルパス・アイソレーション手法,” 情報処理学会DA シンポジウム, pp. 32-37, 加賀, 2016 年9 月.               (同シンポジウムにおいて,同内容でポスターも発表)
  5. 佐藤雅紘, 増田豊, 飯塚翔一, 尾上孝雄, 橋本昌宜, “確率的回路寿命予測手法の計算安定性と確率取り扱いの妥当性に関する考察,” 情報処理学会DA シンポジウム, pp. 38-43, 加賀, 2016 年9 月.
  6. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因タイミング故障のデバッグにおけるC 言語ベース故障検出手法の有効性評価,” 情報処理学会DA シンポジウム, pp. 193-198, 加賀, 2015 年8 月.
  7. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因電気的故障を対象としたソフトウェアベース高速エラー検出手法の性能評価,” 情報処理学会DA シンポジウム, pp. 203-208, 下呂, 2014 年8 月.

Miscs

  1. 富山葉月,増田豊,石原亨,“待ち行列理論を用いた確率的回路寿命推定シミュレータの高速化,” 電気関係学会関西連合大会, 大阪, 2019年11月.
  2. 服部直樹, 増田豊, 石原亨, “集積ナノフォトニクスに基づく光ニューラルネットワーク,” ET&IoT Technology 2019, 横浜, 2019年11月.
  3. 富山葉月, 増田豊, 石原亨, “確率的回路寿命推定シミュレータの高速化,” ET&IoT Technology 2019, 横浜, 2019年11月.
  4. T. Ishihara, J. Shiomi, N. Hattori, Y. Masuda, A. Shinya, and M. Notomi, “An Optical Neural Network Architecture based on Highly Parallelized WDM-Multiplier-Accumulator,” PHOTONICS Workshop, Nov. 2019.
  5. 増田豊, 情報処理学会 研究会推薦博士論文速報, 2019年8月 URL: https://www.ipsj.or.jp/magazine/hakase/2018/SLDM01.html
  6. J. Nagayama, Y. Masuda, M. Takeshige, Y. Ogawa, M. Hashimoto, and Y. Momiyama, “Activation-Aware Slack Assignment (ASA) for Mode-Wise Power Saving in High-End ISP,” Design Automation Conference, Designer/IP Track, June 2019.
  7. 西孝将, 増田豊, 橋本昌宜, “FPGA を用いた動的電源ノイズ下でのエラー予告FF の動作検証,” 電子情報通信学会総合大会, p. 60, 東京, 2019 年3 月.
  8. 増田豊, 橋本昌宜, “性能ばらつきを克服する適応的電圧制御の設計と製造後テスト手法,” 電子情報通信学会LSI とシステムのワークショップ, 東京, 2018 年5 月.
  9. Y. Masuda and M. Hashimoto, “Design and test of adaptively voltage scaled circuits,” SIGDA Student Research Forum at 23rd Asia and South Pacific Design Automation Conference (SRF at ASP-DAC), Jeju, Korea, Jan. 2018.
  10. Y. Masuda, M. Hashimoto, and T. Onoye, “Measurement of timing error detection performance of software-based error detection mechanisms and its correlation with simulation,” ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), Santa Rosa, California, USA, March 2016.
  11. 増田豊, 橋本昌宜, 尾上孝雄, “マージンの最小化に向けた適応的速度制御の設計と性能評価,” STARCフォーラム2015, 横浜, 2015 年11 月.
  12. 増田豊, 橋本昌宜, 尾上孝雄, “電源ノイズ起因電気的故障を対象としたソフトウェアベース高速エラー検出手法の性能評価,” STARC シンポジウム2015, 横浜. 2015 年1 月.