Publications

2021 年度

国際会議

  • T. Komori, Y. Masuda, J. Shiomi, and T. Ishihara, “Integration of Minimum Energy Point Tracking and Soft Real-Time Scheduling for Edge Computing,” Proc. IEEE International Symposium on Quality Electronic Design (ISQED), Apr. 2021 (accepted, to appear).

2020 年度

学術論文誌

  • T. Y. Cheng, Y. Masuda, J. Chen, J. Yu, and M. Hashimoto, “Logarithm-Approximate Floating-Point Multiplier is Applicable to Power-Efficient Neural Network Training,’’ Integration, the VLSI Journal, vol. 74, pp. 19-31, Sep. 2020.

国際会議

  • L. Hou, Y. Masuda, and T. Ishihara, “An Accuracy Reconfigurable Multiply-Accumulate Unit Based on Operand-Decomposed Mitchell’s Multiplier,” Proc.  23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), Mar. 2021 (accepted, to appear).
  • N. Hattori, Y. Masuda, T. Ishihara, J. Shiomi, A. Shinya, and M. Notomi, “Optical-Electronic Implementation of Artificial Neural Network for Ultra-Fast and Accurate Inference Processing,” Proc. SPIE optoelectronics, photonic materials and devices conference (OPTO), part of SPIE Photonics West, Mar. 2021 (accepted, to appear).
  • Y. Masuda, J. Nagayama, T. Y. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto, “Critical Path Isolation and Bit-Width Scaling Are Highly Compatible for Voltage Over-Scalable Design,” Proc. IEEE Design, Automation and Test in Europe Conference (DATE), Feb. 2021 (accepted, to appear).
  • T. Y. Cheng, Y. Masuda, J. Nagayama, Y. Momiyama, J. Chen, and M. Hashimoto, “Mode-wise Voltage-scalable Design with Activation-aware Slack Assignment for Energy Minimization,” Proc. Asia and South Pacific Design Automation Conference (ASP-DAC), pp. 284 – 290, Jan. 2021.
  • J. Shiomi, T. Ishihara, H. Onodera, A. Shinya, and M. Notomi, “An Optical Accelerator for Deep Neural Network Based on Integrated Nanophotonics,” Proc. IEEE International Conference on Rebooting Computing (ICRC), pp. 95-101, Dec. 2020.
  • Y. Masuda, J. Nagayama, T. Y. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto, “Variation-Tolerant Voltage Over-Scalable Design with Critical Path Isolation and Bit-Width Scaling,” International Workshop on Logic & Synthesis (IWLS), pp.136-142, July 2020.
  • K. Kiyawat, Y. Masuda, J. Shiomi, and T. Ishihara, “Real-time Minimum Energy Point Tracking Using a Predetermined Optimal Voltage Setting Strategy,” Proc. IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp.415-421, July 2020.
  • R. Matsuo, J. Shiomi, T. Ishihara, H. Onodera, A. Shinya, and M. Notomi, “A Synthesis Method for Power-Efficient Integrated Optical Logic Circuits Towards Light Speed Processing,” Proc. IEEE Computer Society Annual Symposium on VLSI (ISVLSI), pp.488-493, July 2020.

国内会議

  • 増田豊, “ポストムーア時代に向けた回路設計検証技術,” 第7回NCESシンポジウム, 2020年12月.
  • 吉末和樹，増田豊，石原亨，“ファジングを用いた近似コンピューティング回路の品質検証手法の一検討,” デザインガイア，2020年11月．
  • 増田豊, 長山準, 鄭泰禹, 石原亨, 籾山陽一, 橋本昌宜, “クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法,” 情報処理学会DA シンポジウム, pp. 44-51, 2020年9 月.
  • 服部直樹, 増田豊, 石原亨, 塩見準, 新家昭彦, 納富雅也, “集積ナノフォトニクスに基づく光ニューラルネットワークを対象とした回路アーキテクチャ探索,” 第33回 回路とシステムワークショップ, pp. 10-15, 2020年8月.

2019 年度

学術論文誌

  • R. Matsuo, J. Shiomi, T. Ishihara, H. Onodera, A. Shinya, and M. Notomi, “Methods for Reducing Power and Area of BDD-Based  Optical Logic Circuits,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E102-A, no. 12, pp. 1751-1759, Dec. 2019.
  • H. Xu, J. Shiomi, T. Ishihara, and H. Onodera, “On-Chip Cache Architecture Exploiting Hybrid Memory Structures for Near-Threshold Computing,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E102-A, no. 12, pp. 1741-1750, Dec. 2019.
  • Y. Masuda and M. Hashimoto, “MTTF-Aware Design Methodology of Adaptively Voltage Scaled Circuit with Timing Error Predictive Flip-Flop,” IEICE Trans. on Fundamentals of Electronics, Communications, and Computer Sciences, vol. 102-A, no. 7, July 2019.
  • T. Koyanagi, J. Shiomi, T. Ishihara, and H. Onodera, “A Design Method of a Cell-Based Amplifier for Body Bias Generation,” IEICE Trans. on Electronics, vol. E102-C, no. 7, pp. 565-572, Jul. 2019.

国際会議

  • T. Ishihara, J. Shiomi, N. Hattori, Y. Masuda, A. Shinya, and M. Notomi, “An Optical Neural Network Architecture based on Highly Parallelized WDM-Multiplier-Accumulator,” Workshop of Photonics-Optics Technology Oriented Networking, Information, and Computing Systems (PHOTONICS), Nov. 2019.
  • J. Nagayama, Y. Masuda, M. Takeshige, Y. Ogawa, M. Hashimoto, and Y. Momiyama, “Activation-Aware Slack Assignment (ASA) for Mode-Wise Power Saving in High-End ISP,” Design Automation Conference, Designer/IP Track, June 2019.

国内会議

  • 富山葉月, 増田豊, 石原亨, “遅延故障に起因する回路寿命分布の確率的高速推定手法,” 信学技報, vol. 119, no. 443, VLD2019-113, HWS2019-86, pp. 113-118, 2020年3月.
  • 服部直樹, 増田豊, 石原亨, 塩見準, 新家昭彦, 納富雅也, “ニューラルネットワークの集積ナノフォトニクス実装に適した回路構造探索,” 信学技報, vol. 119, no. 443, VLD2019-137, HWS2019-110, pp. 251-256, 2020年3月.
  • 富山葉月，増田豊，石原亨，“待ち行列理論を用いた確率的回路寿命推定シミュレータの高速化,” 電気関係学会関西連合大会, 大阪, 2019年11月.
  • 服部直樹, 増田豊, 石原亨, “集積ナノフォトニクスに基づく光ニューラルネットワーク,” ET&IoT Technology 2019, 横浜, 2019年11月. (ポスター発表)
  • 富山葉月, 増田豊, 石原亨, “確率的回路寿命推定シミュレータの高速化,” ET&IoT Technology 2019, 横浜, 2019年11月. (ポスター発表)
  • 塩見凖、石原亨, 小野寺秀俊, 新家昭彦, 納富雅也 “集積ナノフォトニクスに基づく近似並列乗算器を用いた低レイテンシ光ニューラルネットワーク,” デザインガイア2019, pp. 1-6,  2019年11 月.
  • 今井悠貴, 塩見凖, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也, “波長分割多重を用いたブース法に基づく光並列乗算器の構成手法,” 情報処理学会 DAシンポジウム2019, 2019年8月.
  • 松尾亮祐, 塩見凖, 小野寺秀俊, 石原亨, 新家昭彦, 納富雅也, “二分決定グラフに基づく光論理回路の消費電力削減手法,” 情報処理学会 DAシンポジウム2019, 2019年8月.
  • 内田翼, 塩見準, 石原亨, 小野寺秀俊, “広範囲な電圧領域で動作するフリップフロップのタイミング特性モデル,” 情報処理学会 DAシンポジウム2019, 2019年8月.
  • S. Liu, J. Shiomi, T. Ishihara, H. Onodera, “A Process-Scheduler-Based Approach to Minimum Energy Point Tracking,” IPSJ DA Symposium, pp. 166-171, Kaga, Aug. 2019 (poster).